3.7: Circuito de puerta CMOS

Hasta este punto, nuestro análisis de los circuitos lógicos de transistores se ha limitado al paradigma de diseño TTL, mediante el cual se utilizan transistores bipolares, y la estrategia general de entradas flotantes que son equivalentes a entradas “altas” (conectadas a V _cc) y, en consecuencia, la tolerancia de “abierto” -Colector” etapa de salida — se mantiene. Esta, sin embargo, no es la única forma en que podemos construir puertas lógicas.

Transistores de efecto de campo

Los transistores de efecto de campo, particularmente la variedad de puerta aislada, se pueden usar en el diseño de circuitos de puerta. Al ser dispositivos controlados por voltaje en lugar de dispositivos controlados por corriente, los IGFET tienden a permitir diseños de circuitos muy simples. Tomemos, por ejemplo, el siguiente circuito inversor construido con IGFET de canal P y N:

Observe la etiqueta “V _dd” en el terminal positivo de la fuente de alimentación. Esta etiqueta sigue la misma convención que “V _cc” en los circuitos TTL: representa el voltaje constante aplicado al drenaje de un transistor de efecto de campo, en referencia a tierra.

Transistores de efecto de campo en circuitos de puerta

Conectemos este circuito de puerta a una fuente de alimentación y un interruptor de entrada, y examinemos su funcionamiento. Tenga en cuenta que estos transistores IGFET son de tipo E (modo de mejora) y, por lo tanto, los dispositivos normalmente apagados. Se necesita un voltaje aplicado entre la puerta y el drenaje (en realidad, entre la puerta y el sustrato) de la polaridad correcta para polarizarlos.

El transistor superior es un IGFET de canal P. Cuando el canal (sustrato) se hace más positivo que la puerta (puerta negativa en referencia al sustrato), el canal se mejora y se permite la corriente entre la fuente y el drenaje. Entonces, en la ilustración anterior, el transistor superior está encendido.

El transistor inferior, que tiene voltaje cero entre puerta y sustrato (fuente), está en su modo normal: apagado. Así, la acción de estos dos transistores es tal que el terminal de salida del circuito de puerta tiene una conexión sólida a V _dd y una conexión de muy alta resistencia a tierra. Esto hace que la salida sea “alta” (1) para el estado “bajo” (0) de la entrada.

A continuación, moveremos el interruptor de entrada a su otra posición y veremos qué sucede:

Ahora el transistor inferior (canal N) está saturado porque tiene suficiente voltaje de la polaridad correcta aplicada entre puerta y sustrato (canal) para encenderlo (positivo en puerta, negativo en el canal). El transistor superior, al tener voltaje cero aplicado entre su puerta y su sustrato, se encuentra en su modo normal: apagado. Así, la salida de este circuito de puerta es ahora “baja” (0). Claramente, este circuito exhibe el comportamiento de un inversor, o puerta NO.

Semiconductores complementarios de óxido metálico (CMOS)

El uso de transistores de efecto de campo en lugar de transistores bipolares ha simplificado enormemente el diseño de la puerta del inversor. Tenga en cuenta que la salida de esta puerta nunca flota como es el caso del circuito TTL más simple: tiene una configuración natural de “tótem-polo”, capaz tanto de abastecer como de hundir corriente de carga. La clave del elegante diseño de este circuito de puerta es el uso complementario de IGFET de canal P y N. Dado que los IGFET se conocen más comúnmente como MOSFET (M etal- O xide- S emiconductor F ield E ffect T ransistor), y este circuito utiliza tanto P- como N- transistores de canal juntos, la clasificación general dada a circuitos de puerta como este es CMOS: C omplementario M etal O xide S emiconductor.

Puertas CMOS: Desafíos y Soluciones

Los circuitos CMOS no están plagados de las no linealidades inherentes de los transistores de efecto de campo, porque como circuitos digitales sus transistores siempre operan en los modos saturado o de corte y nunca en el modo activo. Sus entradas son, sin embargo, sensibles a altos voltajes generados por fuentes electrostáticas (electricidad estática), e incluso pueden ser activadas en estados “alto” (1) o “bajo” (0) por fuentes de voltaje espurias si se dejan flotantes. Por esta razón, no es recomendable permitir que una entrada de puerta lógica CMOS flote bajo ninguna circunstancia. Tenga en cuenta que esto es muy diferente del comportamiento de una puerta TTL donde una entrada flotante se interpretó de manera segura como un nivel lógico “alto” (1).

Esto puede causar un problema si la entrada a una puerta lógica CMOS es accionada por un interruptor de un solo tiro, donde un estado tiene la entrada conectada sólidamente a V _dd o tierra y el otro estado tiene la entrada flotante (no conectada a nada):

Además, este problema surge si una entrada de puerta CMOS está siendo impulsada por una puerta TTL de colector abierto. Debido a que la salida de una puerta TTL de este tipo flota cuando va “alta” (1), la entrada de puerta CMOS quedará en un estado incierto:

Afortunadamente, hay una solución fácil a este dilema, uno que se utiliza frecuentemente en circuitos lógicos CMOS. Siempre que se use un interruptor de un solo tiro (o cualquier otro tipo de salida de puerta incapaz de abastecer y hundir corriente) para accionar una entrada CMOS, se puede usar una resistencia conectada a V _dd o tierra para proporcionar un nivel lógico estable para el estado en el que el dispositivo de accionamiento la salida es flotante. El valor de esta resistencia no es crítico: 10 kΩ suele ser suficiente. Cuando se usa para proporcionar un nivel lógico “alto” (1) en caso de una fuente de señal flotante, esta resistencia se conoce como resistencia pullup:

Cuando dicha resistencia se usa para proporcionar un nivel lógico “bajo” (0) en el caso de una fuente de señal flotante, se conoce como resistencia pulldown. Nuevamente, el valor para una resistencia de pulldown no es crítico:

Debido a que las salidas TTL de colector abierto siempre hunden, nunca fuente, corriente, las resistencias de extracción son necesarias cuando se interconecta una salida de este tipo con una entrada de puerta CMOS:

Aunque las puertas CMOS utilizadas en los ejemplos anteriores fueron todas inversores (entrada única), el mismo principio de resistencia pullup y pulldown se aplica a las puertas CMOS de entrada múltiple. Por supuesto, se requerirá una resistencia de pullup o pulldown separada para cada entrada de puerta:

Esto nos lleva a la siguiente pregunta: ¿cómo diseñamos puertas CMOS de entrada múltiple como AND, NAND, OR y NOR? No es sorprendente que la (s) respuesta (s) a esta pregunta revele una simplicidad de diseño muy parecida a la del inversor CMOS sobre su equivalente TTL.

Puertas CMOS NAND

Por ejemplo, aquí está el diagrama esquemático para una puerta CMOS NAND:

Observe cómo los transistores Q ₁ y Q ₃ se asemejan al par complementario conectado en serie del circuito inversor. Ambos están controlados por la misma señal de entrada (entrada A), el transistor superior se apaga y el transistor inferior se enciende cuando la entrada es “alta” (1), y viceversa. Observe también cómo los transistores Q ₂ y Q ₄ son controlados de manera similar por la misma señal de entrada (entrada B), y cómo también exhibirán el mismo comportamiento de encendido/apagado para los mismos niveles lógicos de entrada. Los transistores superiores de ambos pares (Q ₁ y Q ₂) tienen sus terminales fuente y drenador paralelos, mientras que los transistores inferiores (Q ₃ y Q ₄) están conectados en serie. Lo que esto significa es que la salida irá “alta” (1) si alguno de los dos transistores superiores se satura, y irá “bajo” (0) sólo si ambos transistores inferiores se saturan. La siguiente secuencia de ilustraciones muestra el comportamiento de esta puerta NAND para las cuatro posibilidades de los niveles lógicos de entrada (00, 01, 10 y 11):

Al igual que con la puerta TTL NAND, el circuito de puerta CMOS NAND se puede utilizar como punto de partida para la creación de una puerta AND. Todo lo que se necesita agregar es otra etapa de transistores para invertir la señal de salida:

Puertas CMOS NOR

Un circuito de puerta CMOS NOR utiliza cuatro MOSFET al igual que la puerta NAND, excepto que sus transistores están dispuestos de manera diferente. En lugar de dos transistores de abastecimiento en paralelo (superiores) conectados a V _dd y dos transistores de hundimiento conectados en serie (inferiores) conectados a tierra, la puerta NOR utiliza dos transistores de abastecimiento conectados en serie y dos transistores de hundimiento conectados en paralelo como este:

Al igual que con la puerta NAND, los transistores _Q1 y _Q3 funcionan como un par complementario, al igual que los transistores Q ₂ y Q ₄. Cada par es controlado por una única señal de entrada. Si ya sea la entrada A o la entrada B son “altas” (1), al menos uno de los transistores inferiores (Q ₃ o Q ₄) se saturará, haciendo así que la salida sea “baja” (0). Sólo en el caso de que ambas entradas sean “bajas” (0) ambos transistores inferiores estarán en modo de corte y ambos transistores superiores estarán saturados, las condiciones necesarias para que la salida vaya “alta” (1). Este comportamiento, por supuesto, define la función lógica NOR.

CMOS O Gates

La función OR se puede construir desde la puerta NOR básica con la adición de una etapa de inversor en la salida:

TTL vs CMOS: Ventajas y Desventajas

Como parece que cualquier puerta posible de construir usando la tecnología TTL se puede duplicar en CMOS, ¿por qué estas dos “familias” de diseño lógico aún coexisten? La respuesta es que tanto TTL como CMOS tienen sus propias ventajas únicas.

Primero y ante todo en la lista de comparaciones entre TTL y CMOS está el tema del consumo de energía. En esta medida de desempeño, CMOS es el vencedor indiscutible. Debido a que los pares MOSFET complementarios de canal P y N de un circuito de puerta CMOS (idealmente) nunca conducen al mismo tiempo, hay poca o ninguna corriente extraída por el circuito de la fuente de alimentación V _dd excepto por qué corriente es necesaria para suministrar corriente a una carga. TTL, por otro lado, no puede funcionar sin alguna corriente consumida en todo momento, debido a los requisitos de polarización de los transistores bipolares de los que está hecho.

Sin embargo, hay una advertencia a esta ventaja. Mientras que la disipación de potencia de una puerta TTL permanece bastante constante independientemente de su (s) estado (s) de funcionamiento, una puerta CMOS disipa más potencia a medida que aumenta la frecuencia de su (s) señal (s) de entrada. Si una puerta CMOS se opera en una condición estática (inmutable), disipa la potencia cero (idealmente). Sin embargo, los circuitos de puerta CMOS extraen corriente transitoria durante cada cambio de estado de salida de “bajo” a “alto” y viceversa. Entonces, cuanto más a menudo una puerta CMOS cambie de modo, más a menudo extraerá corriente de la fuente V _dd, de ahí una mayor disipación de potencia a mayores frecuencias.

Una puerta CMOS también consume mucha menos corriente de una salida de puerta de accionamiento que una puerta TTL porque los MOSFET son dispositivos controlados por voltaje, no controlados por corriente. Esto significa que una puerta puede conducir muchas más entradas CMOS que las entradas TTL. La medida de cuántas entradas de puerta puede conducir una sola salida de puerta se llama fanout.

Otra ventaja que disfrutan los diseños de puertas CMOS sobre TTL es un rango mucho más amplio de voltajes de fuente de alimentación. Mientras que las puertas TTL están restringidas a voltajes de fuente de alimentación (V _cc) entre 4.75 y 5.25 voltios, ¡las puertas CMOS normalmente pueden operar en cualquier voltaje entre 3 y 15 voltios! La razón detrás de esta disparidad en los voltajes de la fuente de alimentación son los respectivos requisitos de polarización de MOSFET versus transistores de unión bipolar. Los MOSFET son controlados exclusivamente por voltaje de puerta (con respecto al sustrato), mientras que los BJT son dispositivos controlados por corriente. Las resistencias del circuito de puerta TTL se calculan con precisión para las corrientes de polarización adecuadas, suponiendo una fuente de alimentación regulada de 5 voltios. Cualquier variación significativa en ese voltaje de fuente de alimentación dará como resultado que las corrientes de polarización del transistor sean incorrectas, lo que luego resulta en un funcionamiento poco confiable (impredecible). El único efecto que las variaciones en el voltaje de la fuente de alimentación tienen en una puerta CMOS es la definición de voltaje de un estado “alto” (1). Para una puerta CMOS que opera a 15 voltios de voltaje de fuente de alimentación (V _dd), una señal de entrada debe ser cercana a 15 voltios para ser considerada “alta” (1). El umbral de voltaje para una señal “baja” (0) sigue siendo el mismo: cerca de 0 voltios.

Una desventaja decidida de CMOS es la velocidad lenta, en comparación con TTL. Las capacitancias de entrada de una puerta CMOS son mucho, mucho mayores que las de una puerta TTL comparable, debido al uso de MOSFET en lugar de BJTS, y por lo tanto una puerta CMOS será más lenta para responder a una transición de señal (de baja a alta o viceversa) que a una puerta TTL, siendo todos los demás factores iguales. La constante de tiempo RC formada por las resistencias del circuito y la capacitancia de entrada de la puerta tienden a impedir los rápidos tiempos de subida y caída de un nivel lógico digital, degradando así el rendimiento de alta frecuencia.

Una estrategia para minimizar esta desventaja inherente de los circuitos de puerta CMOS es “amortiguar” la señal de salida con etapas de transistor adicionales, para aumentar la ganancia de voltaje general del dispositivo. Esto proporciona un voltaje de salida de transición más rápida (alto a bajo o bajo a alto) para un voltaje de entrada que cambia lentamente de un estado lógico a otro. Considere este ejemplo, de una puerta NOR “sin búfer” frente a una puerta NOR “en búfer” o de la serie B:

En esencia, la mejora del diseño de la serie B agrega dos inversores a la salida de un circuito NOR simple. Esto no sirve para nada en lo que respecta a la lógica digital, ya que dos inversores en cascada simplemente cancelan:

Sin embargo, agregar estas etapas de inversor al circuito sí sirve para el propósito de aumentar la ganancia de voltaje general, haciendo que la salida sea más sensible a los cambios en el estado de entrada, trabajando para superar la lentitud inherente causada por la capacitancia de entrada de la puerta CMOS.

Revisar

• Las puertas lógicas CMOS están hechas de transistores IGFET (MOSFET) en lugar de transistores de unión bipolar.
• Las entradas de puerta CMOS son sensibles a la electricidad estática. Pueden ser dañados por altos voltajes, y pueden asumir cualquier nivel lógico si se dejan flotando.
• Las resistencias Pullup y Pulldown se utilizan para evitar que una entrada de puerta CMOS flote si es accionada por una fuente de señal capaz solo de abastecer o hundir corriente.
• Las puertas CMOS disipan mucha menos potencia que las puertas TTL equivalentes, pero su disipación de potencia aumenta con la frecuencia de la señal, mientras que la disipación de potencia de una puerta TTL es aproximadamente constante en una amplia gama de condiciones de operación.
• Las entradas de puerta CMOS consumen mucha menos corriente que las entradas TTL, porque los MOSFET son dispositivos controlados por voltaje, no controlados por corriente.
• Las puertas CMOS pueden operar en una gama mucho más amplia de voltajes de fuente de alimentación que TTL: típicamente de 3 a 15 voltios frente a 4.75 a 5.25 voltios para TTL.
• Las puertas CMOS tienden a tener una frecuencia de operación máxima mucho menor que las puertas TTL debido a las capacitancias de entrada causadas por las puertas MOSFET.
• Las puertas CMOS de la serie B tienen salidas “en búfer” para aumentar la ganancia de voltaje de entrada a salida, lo que resulta en una respuesta de salida más rápida a los cambios Esto ayuda a superar la lentitud inherente de las puertas CMOS debido a la capacitancia de entrada MOSFET y la constante de tiempo RC engendrada por lo tanto.