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6.3: Examen de mitad de período 2

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    • \( \newcommand{\vecs}[1]{\overset { \scriptstyle \rightharpoonup} {\mathbf{#1}} } \) \( \newcommand{\vecd}[1]{\overset{-\!-\!\rightharpoonup}{\vphantom{a}\smash {#1}}} \)\(\newcommand{\id}{\mathrm{id}}\) \( \newcommand{\Span}{\mathrm{span}}\) \( \newcommand{\kernel}{\mathrm{null}\,}\) \( \newcommand{\range}{\mathrm{range}\,}\) \( \newcommand{\RealPart}{\mathrm{Re}}\) \( \newcommand{\ImaginaryPart}{\mathrm{Im}}\) \( \newcommand{\Argument}{\mathrm{Arg}}\) \( \newcommand{\norm}[1]{\| #1 \|}\) \( \newcommand{\inner}[2]{\langle #1, #2 \rangle}\) \( \newcommand{\Span}{\mathrm{span}}\) \(\newcommand{\id}{\mathrm{id}}\) \( \newcommand{\Span}{\mathrm{span}}\) \( \newcommand{\kernel}{\mathrm{null}\,}\) \( \newcommand{\range}{\mathrm{range}\,}\) \( \newcommand{\RealPart}{\mathrm{Re}}\) \( \newcommand{\ImaginaryPart}{\mathrm{Im}}\) \( \newcommand{\Argument}{\mathrm{Arg}}\) \( \newcommand{\norm}[1]{\| #1 \|}\) \( \newcommand{\inner}[2]{\langle #1, #2 \rangle}\) \( \newcommand{\Span}{\mathrm{span}}\)\(\newcommand{\AA}{\unicode[.8,0]{x212B}}\)

    Examen medio plazo 2 (30%)

    Instrucciones

    Responder a todas las preguntas de este trabajo

    1. a). Dibuja el diagrama de bloques de un controlador DMA (10 marcas)

    b). explicar su funcionamiento (5 marcas)

    2.Describir la arquitectura de un multiprocesador de memoria compartida (5 marcas)

    Esquema de gradación

    1. a). Diagrama correcto 10 marcas

    b). Función correcta 2 marcas cada una (máx. 10)

    2. Cualquier respuesta correcta 2 marcas cada una (max 10)

    Feedback

    1. a). Dibujar el diagrama de bloques de un controlador DMA

    b). Explicar su funcionamiento

    Durante cualquier ciclo de bus dado, uno de los componentes del sistema conectados al bus del sistema recibe el control del bus. Se dice que este componente es el maestro durante ese ciclo y el componente con el que se está comunicando se dice que es el esclavo. La CPU con su lógica de control de bus es normalmente el maestro, pero otros componentes especialmente diseñados pueden obtener el control del bus enviando una solicitud de bus a la CPU. Después de que se complete el ciclo de bus actual, la CPU devolverá una señal de concesión de bus y el componente que envía la solicitud se convertirá en el maestro.

    2. Describir la arquitectura de un multiprocesador de memoria compartida

    • Los procesadores tienen su propia conexión a la memoria
    • Los procesadores son capaces de ejecución y control independientes
    • Tener un solo sistema operativo para todo el sistema, soportar procesos e hilos, y aparecer como un sistema multiprogramado común
    • Se puede utilizar para ejecutar múltiples programas secuenciales simultáneamente o programas paralelos
    • Adecuado para programas paralelos donde los hilos pueden seguir diferentes códigos (paralelismo a nivel de tarea)

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