10.2: Medición de las propiedades clave de transporte de los dispositivos FET
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Transistores de efecto de campo
Podría decirse que el invento más importante de los tiempos modernos, el transistor fue inventado en 1947 en Bell Labs por John Bardeen, William Shockley y Walter Brattain. El resultado de los esfuerzos para reemplazar tubos de vacío ineficientes y voluminosos en funciones de regulación de corriente y conmutación. Otros avances en la tecnología de transistores llevaron a los transistores de efecto de campo (FET), la base de la electrónica moderna. Los FET operan utilizando un campo eléctrico para controlar el flujo de portadores de carga a lo largo de un canal, análogo a una válvula de agua para controlar el flujo de agua en el fregadero de su cocina. El FET consta de 3 terminales, una fuente (S), drenaje (D) y compuerta (G). La región entre la fuente y el drenaje se llama canal. La conducción en el canal depende de la disponibilidad de portadores de carga controlados por el voltaje de la puerta. La figura representa un esquema típico y\(\PageIndex{1}\) la figura la sección transversal asociada de un FET con los terminales fuente, draing y puerta etiquetados. Los FET vienen en una variedad de sabores dependiendo de su dopaje de canal (lo que lleva a los modos de mejora y agotamiento) y los tipos de puerta, como se ve en la Figura\(\PageIndex{2}\). Los dos tipos de FET son transistores de efecto de campo de unión (JFET) y transistores de efecto de campo semiconductores de óxido metálico (MOSFET).
Fundamentos de JFET
Los transistores de efecto de campo de unión (JFET) como su nombre lo indica utilizan una unión PN para controlar el flujo de portadores de carga. La unión PN se forma cuando los esquemas de dopaje opuestos se cruzan juntos en ambos lados del canal. Los esquemas de dopaje se pueden hacer para ser de tipo n (electrones) o tipo p (agujeros) dopando con boro/galio o fósforo/arsénico respectivamente. Los JFET de canal n consisten en uniones pnp donde la fuente y el drenaje están dopados con n y la puerta está dopada p. La figura\(\PageIndex{4}\) muestra la sección transversal de un JFET de canal n en estado “ON” obtenido aplicando una tensión positiva drenaje-fuente en ausencia de una tensión puerta-fuente. Alternativamente, el JFET de canal p consiste en uniones npn donde la fuente y el drenaje están dopados p y la puerta está dopada en n. Para el canal p se aplica una tensión negativa drenaje-fuente en ausencia de una tensión de puerta para encender el dispositivo npn, como se ve en la Figura\(\PageIndex{5}\). Dado que los JFET están “ENCENDIDOS” cuando no se aplica voltaje puerta-fuente, se les llama dispositivos de modo de agotamiento. Lo que significa que se requiere una región de agotamiento para apagar el dispositivo. Aquí es donde entra en juego el PN-Junction. La unión PN funciona permitiendo que se forme una región de agotamiento donde los electrones y los agujeros se combinan dejando atrás iones positivos y negativos que inhiben la transferencia de carga adicional y agotan la disponibilidad de portadores de carga en la interfaz. Esta región de agotamiento es empujada más adentro del canal aplicando una tensión puerta-fuente. Si el voltaje es suficiente, la región de agotamiento a ambos lados del canal “pellizcará” el flujo a través del canal y el dispositivo estará “OFF”. Este voltaje se denomina voltaje de desconexión por pellizco, VP. El V P de canal n se obtiene aumentando el voltaje puerta-fuente en la dirección negativa, mientras que el canal p V P se obtiene al aumentar la tensión puerta-fuente en la dirección positiva.
Fundamentos MOSFET
El transistor de efecto de campo semiconductor de óxido metálico (MOSFET) utiliza una capa de óxido (típicamente SiO2) para aislar la puerta de la fuente y el drenaje. La capa delgada de óxido evita el flujo de corriente a la puerta, pero permite aplicar un campo eléctrico al canal que regula el flujo de portadores de carga a través del canal. Los MOSFET a diferencia de los JFET pueden operar en modo de agotamiento o mejora caracterizado por su estado ON o OFF en puerta-fuente cero voltaje, VGS.
Para MOSFET de modo de agotamiento, el dispositivo está “ON” cuando el VGS es cero como resultado de la estructura de los dispositivos y el esquema de dopaje. El MOSFET en modo de agotamiento de canal n consiste en terminales de fuente y drenaje fuertemente dopados con n en la parte superior de un sustrato dopado p. Debajo de una capa de óxido aislante hay una capa delgada de silicio tipo n que permite que los portadores de carga fluyan en ausencia de un voltaje de puerta. Cuando se aplica un voltaje negativo a la puerta, se forma una región de agotamiento dentro del canal, como se ve en la Figura. Si el voltaje de la puerta es suficiente, la región de agotamiento pellizca el flujo de electrones.
Para MOSFET de modo de mejora, el estado ON se logra aplicando un voltaje de puerta en la dirección del voltaje de drenaje; un voltaje positivo para MOSFET de mejora de canal n y un voltaje negativo para MOSFET de mejora de canal p. El término “mejora” se deriva del aumento en la conductividad visto al aplicar una tensión de puerta. Este aumento en la conductividad se habilita mediante una capa de inversión inducida por el campo eléctrico aplicado en la puerta como se muestra en la Figura\(\PageIndex{7}\) para MOSFET en modo de mejora de canal n y Figura\(\PageIndex{8}\) para MOSFET de modo de mejora de canal p respectivamente.
El espesor de esta capa de inversión está controlado por la magnitud de la tensión de la puerta. El voltaje mínimo requerido para formar la capa de inversión se denomina voltaje umbral puerta a fuente, VT. En el caso de MOSFET en modo de mejora de canal n, se alcanza el estado “ON” cuando se aplica V GS > V T y una tensión positiva drenaje-fuente, V DS. Si el V GS es demasiado bajo, entonces aumentar aún más el V DS solo da como resultado aumentar la región de agotamiento alrededor del drenaje. Los MOSFET de modo de mejora de canal p operan de manera similar excepto que los voltajes se invierten. Específicamente, el estado “ON” ocurre cuando se aplica V GS < V T y una tensión negativa drenaje-fuente.
Medición de parámetros clave de FET
Tanto en un entorno académico como industrial, la caracterización de los FET es beneficiosa para determinar el rendimiento del dispositivo. La identificación de la calidad y el tipo de FET se puede abordar fácilmente midiendo las características de transporte bajo diferentes condiciones experimentales utilizando un sistema de caracterización de semiconductores (SCS). Al analizar las características V-I a través de lo que se denominan barridos de voltaje, se pueden determinar los siguientes parámetros clave del dispositivo:
Pellizcar Voltaje V p
El voltaje necesario para apagar un JFET. Al diseñar circuitos es esencial que se determine el voltaje de pinch-off para evitar fugas de corriente que pueden reducir drásticamente el rendimiento.
Tensión Umbral V T
El voltaje necesario para encender un MOSFET. Este es un parámetro crítico en el diseño efectivo del circuito.
Resistencia de canal R DS
La resistencia entre el drenaje y la fuente en el canal. Esto influye en la cantidad de corriente que se transfiere entre los dos terminales.
Disipación de potencia P D
La disipación de potencia determina la cantidad de calor generado por el transistor. Esto se convierte en un problema real ya que las propiedades de transporte se deterioran a medida que se calienta el canal.
Movilidad efectiva del portador de carga µ n
La movilidad del portador de carga determina la rapidez con la que la portadora de carga puede moverse a través del canal. En la mayoría de los casos una mayor movilidad conduce a un mejor rendimiento del dispositivo. La movilidad también se puede utilizar para medir las concentraciones de impurezas, defectos, temperatura y portadores de carga.
Ganancia de transconductancia g m (entrada de transferencia)
El gm es una medida de ganancia o amplificación de una corriente para un cambio dado en el voltaje de la puerta. Esto es crítico para la electrónica de tipo amplificación.
Necesidades de equipo
PC con software Keithley Interactive Test Environment (Kite).
Sistema de caracterización de semiconductores (Keithley 4200-SCS o equivalente).
Estación de sonda.
Puntas de sonda.
Guantes de protección.
Características de medición (V-I)
El Sistema de Caracterización de Semiconductores es un sistema automatizado que proporciona caracterización tanto (V-I) como (V-C) de dispositivos semiconductores y estructuras de prueba. El analizador digital avanzado de parámetros de barrido proporciona caracterización submicrométrica con precisión y velocidad. Este sistema utiliza el software Keithley Interactive Test Environment (Kite) diseñado específicamente para la caracterización de semiconductores.
Procedimiento
- Conecte las puntas de la sonda a la estación de sonda. A continuación, conecte los enchufes tipo banana de la estación de sonda al conector BNC, asegurándose de no conectarse a tierra.
- Seleccione las conexiones adecuadas para su prueba de la Tabla\(\PageIndex{1}\)
- Coloque su muestra de transistor en la estación de sonda, pero no permita que las puntas de la sonda toquen la muestra para evitar posibles descargas eléctricas (durante el encendido, la SMU puede generar momentáneamente un alto voltaje).
- Encienda la alimentación ubicada en la parte inferior derecha del panel frontal. La secuencia de encendido puede tardar hasta 2 minutos.
- Iniciar el software Kite. La figura\(\PageIndex{9}\) muestra la ventana de la interfaz.
- Seleccione la configuración adecuada en el menú desplegable Árbol de proyectos (arriba a la izquierda).
- Haga coincidir las conexiones de terminal de la ficha Definición con las conexiones físicas de las puntas de sonda. Si la conexión aún no coincide, puede asignar/reasignar las conexiones de terminal usando la tecla de flecha junto al cuadro de selección de instrumentos que muestra una lista de posibles conexiones. Seleccione la conexión en el cuadro de selección de instrumentos que coincida con la conexión física del terminal del dispositivo.
- Establezca los ajustes de Medida de Fuerza para cada terminal. Complete los parámetros de función necesarios como inicio, parada, tamaño de paso, rango y cumplimiento. Para barridos de voltaje típicos, querrá forzar el voltaje entre el drenaje y la fuente mientras mide la corriente en el drenaje. Asegúrese de realizar varios barridos de voltaje a varios voltajes de compuerta forzados para ayudar en el análisis.
- Marque la casilla de corriente/cuadro de voltaje si desea que la corriente/voltaje se registre en la ficha Hoja Hoja de trabajo Datos y esté disponible para trazar en la pestaña Gráfica.
- Ahora haga contacto con su muestra con las puntas de la sonda
- Ejecute la configuración de la medición haciendo clic en la flecha verde Ejecutar en la barra de herramientas ubicada encima de la pestaña Definición. Asegúrese de que la luz indicadora de medición en la esquina inferior derecha del panel frontal esté encendida.
- Guarde los datos haciendo clic en la pestaña Hoja y luego seleccionando la pestaña Guardar como. Seleccione el formato de archivo y la ubicación.
| Conexión | Descripción |
| SMU1 | Potencia media con preamplificador de bajo ruido |
| SMU2 | Fuente de alimentación media sin preamplificador |
| SMU3 | Alta Potencia |
| GNRD | Para grandes corrientes |
Análisis de Medición
Características típicas V-I de los JFET
Los barridos de voltaje son una excelente manera de aprender sobre el dispositivo. La figura\(\PageIndex{10}\) muestra una gráfica típica de barridos de voltaje drenaje-fuente a varios voltajes puerta-fuente mientras se mide la corriente de drenaje, ID para un JFET de canal n. Las características V-I tienen cuatro regiones distintas. El análisis de estas regiones puede proporcionar información crítica sobre las características del dispositivo, como el voltaje de pellizco, VP, ganancia de transcunductancia, gm, resistencia del canal drenaje-fuente, RDS y disipación de potencia, PD.
Región óhmica (región lineal)
Esta región está delimitada por VDS < VP. Aquí el JFET comienza a fluir una corriente de drenaje con una respuesta lineal a la tensión, comportándose como una resistencia variable. En esta región la resistencia del canal drenaje-fuente, RDS es modelada por\ ref {1}, donde ΔVDS es el cambio en la tensión drenaje-fuente, ΔID es el cambio en la corriente de drenaje, y gm es la ganancia de transcunductancia. Resolviendo para gm resultados en\ ref {2}.
\[ R_{DS}\ =\ \frac{\Delta V_{DS}}{\Delta I_{D}}\ =\ \frac{1}{g_{m}} \label{1} \]
\[ g_m\ =\ \frac{\Delta I_{D}}{\Delta V_{DS}}\ =\ \frac{1}{R_{DS}} \label{2} \]
Región de Saturación
Esta es la región donde el JFET está completamente “ON”. La cantidad máxima de corriente fluye para el voltaje de puerta-fuente dado. En esta región la corriente de drenaje puede ser modelada por la\ ref {3}, donde ID es la corriente de drenaje, IDSS es la corriente máxima, VGS es la tensión puerta-fuente y VP es la tensión de pellizco. Resolviendo para el voltaje de pellizco da como resultado\ ref {4}.
\[ I_{D}\ =\ I_{DSS}(1\ -\ \frac{V_{GS}}{V_{P}}) \label{3} \]
\[ V_{P}\ =\ 1\ -\ \frac{V_{GS}}{\sqrt{\frac{I_D}{I_{DSS}}}} \label{4} \]
Región de Desglose
Esta región se caracteriza por el aumento repentino de la corriente. El voltaje drenaje-fuente suministrado excede el límite resistivo del canal semiconductor, lo que resulta en que el transistor se descomponga y fluya una corriente incontrolada.
Región de pellizco (región de corte)
En esta región el voltaje puerta-fuente es suficiente para restringir el flujo a través del canal, en efecto cortando la corriente de drenaje. La disipación de potencia, PD, se puede resolver utilizando la ley Ohms (I = V/R) para cualquier región usando\ ref {5}.
\[ P_{D}\ =\ I_{D}\ \times \ V_{DC}\ =\ (I_{D})^{2}\ \times \ R_{DS}\ =\ (V_{DS})^{2}/R_{DS} \label{5} \]
Las características V-I de JFET de canal p se comportan de manera similar excepto que los voltajes se invierten. Específicamente, el punto de pellizco se alcanza cuando la tensión puerta-fuente se incrementa en una dirección positiva, y la región de saturación se cumple cuando la tensión drenaje-fuente se incrementa en la dirección negativa.
Características típicas V-I de MOSFET
La figura\(\PageIndex{11}\) muestra una gráfica típica de barridos de voltaje drenaje-fuente a varios voltajes puerta-fuente mientras se mide la corriente de drenaje, I D para un MOSFET de mejora de canal n ideal. Al igual que los JFET, las características V-I de los MOSFETS tienen distintas regiones que proporcionan información valiosa sobre las propiedades de transporte de dispositivos.
Región óhmica (región lineal)
El MOSFET mejorado de canal n se comporta linealmente, actuando como una resistencia variable, cuando el voltaje puerta-fuente es mayor que el voltaje umbral y el voltaje drenaje-fuente es mayor que el voltaje puerta-fuente. En esta región la corriente de drenaje puede ser modelada por\ ref {6}, donde ID es la corriente de drenaje, VGS es la tensión puerta-fuente, VT es la tensión umbral, VDS es la tensión drenaje-fuente, y k es el factor geométrico descrito por\ ref {7}, donde µ n es la movilidad efectiva del portador de carga, C OX es la capacitancia de óxido de puerta, W es el ancho del canal y L es la longitud del canal.
\[ I_{D}\ =\ 2k{(V_{GS}-V_{T})V_{DS}\ -\ [(V_{DS})^{2}/2]} \label{6} \]
\[ k\ =\ \mu _{n} C_{OX} \frac{W}{L} \label{7} \]
Región de Saturación
En esta región el MOSFET se considera plenamente “ON”. La corriente de drenaje para la región de saturación está modelada por\ ref {8}. La corriente de drenaje está influenciada principalmente por el voltaje puerta-fuente, mientras que el voltaje drenaje-fuente no tiene ningún efecto.
\[ I_{D}\ =\ k(V_{GS}\ -\ V_{T})^{2} \label{8} \]
Resolver para el voltaje umbral VT da como resultado\ ref {9}.
\[ V_{T}\ =\ V_{GS}\ -\ \sqrt{\frac{I_{D}}{k}} \label{9} \]
Región de pellizco (región de corte)
Cuando el voltaje puerta-fuente, VGS, está por debajo del voltaje umbral VT, los portadores de carga en el canal no están disponibles “cortando” el flujo de carga. La disipación de potencia para MOSFET también se puede resolver usando la ecuación 6 en cualquier región como en el caso JFET.
Resumen de FET V-I
Las características típicas I-V para toda la familia de FET vistas en la Figura\(\PageIndex{11}\) se representan en la Figura\(\PageIndex{12}\).
De la Figura\(\PageIndex{12}\) podemos ver cómo los esquemas de dopaje que conducen a la mejora y al agotamiento se desplazan a lo largo del eje VGS. Además, a partir de la gráfica se puede determinar el estado ON o OFF para un voltaje puerta-fuente dado, donde (+) es positivo, (0) es cero y (-) es negativo, como se ve en la Tabla\(\PageIndex{1}\).
| Tipo FET | V GS = (-) | V GS = 0 | V GS = (+) |
|---|---|---|---|
| JFET de canal n | OFF | EN | EN |
| JFET de canal p | EN | EN | OFF |
| MOSFET de agotamiento de canal n | OFF | EN | EN |
| MOSFET de agotamiento de canal p | EN | EN | OFF |
| MOSFET de mejora de canal n | OFF | OFF | EN |
| MOSFET de mejora de canal p | EN | EN | OFF |