8.11: Mapas Karnaugh más grandes de 5 y 6 variables

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Los mapas Karnaugh más grandes reducen los diseños lógicos más grandes. ¿Qué tan grande es lo suficientemente grande? Eso depende del número de entradas, fan-ins, al circuito lógico en consideración. Una de las grandes empresas de lógica programable tiene una respuesta.

Los datos propios de Altera, extraídos de su biblioteca de diseños de clientes, apoyan el valor de la heterogeneidad. Al examinar los conos lógicos, mapearlos en nodos basados en LUT y clasificarlos por el número de entradas que serían mejores en cada nodo, Altera encontró que la distribución de fan-ins era casi plana entre dos y seis entradas, con un buen pico a las cinco.

La respuesta es no más de seis entradas para la mayoría de los diseños y cinco entradas para el diseño lógico promedio. Sigue el mapa de Karnaugh de cinco variables.

La versión anterior del mapa K de cinco variables, un mapa de código gris o mapa de reflexión, se muestra arriba. La parte superior (y lateral para un mapa de 6 variables) del mapa está numerada en código gris completo. El código Gray refleja sobre la mitad del código. Este mapa de estilo se encuentra en textos más antiguos. El estilo preferido más nuevo está abajo.

La versión superpuesta del mapa de Karnaugh, que se muestra arriba, es simplemente dos (cuatro para un mapa de 6 variables) mapas idénticos excepto por el bit más significativo de la dirección de 3 bits en la parte superior. Si nos fijamos en la parte superior del mapa, veremos que la numeración es diferente del mapa de código Gray anterior. Si ignoramos el dígito más significativo de los números de 3 dígitos, la secuencia 00, 01, 11, 10 está en el encabezamiento de ambos submapas del mapa de superposición. La secuencia de ocho números de 3 dígitos no es código Gray. Aunque la secuencia de cuatro de los dos bits menos significativos es.

Pongamos en uso nuestro Mapa Karnaugh de 5 variables. Diseñar un circuito que tenga una entrada binaria de 5 bits (A, B, C, D, E), siendo A el MSB (Bit más significativo). Debe producir una lógica de salida High para cualquier número primo detectado en los datos de entrada.

Mostramos la solución anterior en el mapa antiguo del código Gray (reflexión) para referencia. Los números primos son (1,2,3,5,7,11,13,17,19,23,29,31). Trazar un 1 en cada celda correspondiente. Después, proceder con la agrupación de las celdas. Termina escribiendo el resultado simplificado. Tenga en cuenta que el grupo de 4 celdas A'B'E consta de dos pares de celdas a ambos lados de la línea especular. Lo mismo ocurre con el grupo de 2 células AB'DE. Se trata de un grupo de 2 celdas al reflejarse alrededor de la línea especular. Al usar esta versión del mapa K, busque imágenes especulares en la otra mitad del mapa.

Fuera = A'B'E + B'C'E + A'C'DE + A'CD'E + ABCE + AB'DE + A'B'C'D

A continuación mostramos la versión más común del mapa de 5 variables, el mapa de superposición.

Si comparamos los patrones en los dos mapas, algunas de las celdas de la mitad derecha del mapa se mueven alrededor ya que el direccionamiento en la parte superior del mapa es diferente. También necesitamos adoptar un enfoque diferente para detectar puntos en común entre las dos mitades del mapa. Superponga una mitad del mapa encima de la otra mitad. Cualquier superposición desde el mapa superior al mapa inferior es un grupo potencial. La siguiente figura muestra que el grupo AB'DE está compuesto por dos celdas apiladas. El grupo A'B'E consta de dos pares apilados de celdas.

Para el grupo A'B'E de 4 células ABCDE = 00xx1 para el grupo. Es decir A, B, E son los mismos 001 respectivamente para el grupo. Y, CD=xx que es varía, no hay comunalidad en CD=xx para el grupo de 4 células. Dado que ABCDE = 00xx1, el grupo de 4 células está cubierto por A'B'XXE = A'B'E.

El mapa de superposición de 5 variables anterior se muestra apilado.

A continuación se muestra un ejemplo de un mapa de Karnaugh de seis variables. Hemos apilado mentalmente los cuatro sub mapas para ver el grupo de 4 celdas correspondientes a Out = C'F'

Un comparador de magnitud (utilizado para ilustrar un mapa K de 6 variables) compara dos números binarios, indicando si son iguales, mayores o menores entre sí en tres salidas respectivas. Un comparador de magnitud de tres bits tiene dos entradas A ₂ A ₁ A ₀ y B ₂ B ₁ B ₀ Un comparador de magnitud de circuito integrado (7485) en realidad tendría cuatro entradas, Pero, el mapa de Karnaugh a continuación necesita mantenerse a un tamaño razonable. Solo resolveremos para la salida A>B.

A continuación, un mapa de Karnaugh de 6 variables ayuda a la simplificación de la lógica para un comparador de magnitud de 3 bits. Este es un tipo de mapa de superposición. El código de dirección binario en la parte superior y abajo del lado izquierdo del mapa no es un código Gray completo de 3 bits. Aunque los códigos de dirección de 2 bits de los cuatro sub mapas son código Gray. Encuentre expresiones redundantes apilando los cuatro mapas secundarios uno encima del otro (se muestra arriba). Podría haber celdas comunes a los cuatro mapas, aunque no en el siguiente ejemplo. Tiene celdas comunes a pares de sub mapas.

La salida A>B arriba es ABC>XYZ en el mapa de abajo.

Donde alguna vez ABC es mayor que XYZ, se traza un 1. En la primera línea ABC=000 no puede ser mayor que ninguno de los valores de XYZ. No hay 1 s en esta línea. En la segunda línea, ABC=001, solo la primera celda ABCXYZ= 001000 es ABC mayor que XYZ. Se ingresa un solo 1 en la primera celda de la segunda línea. La cuarta línea, ABC=010, tiene un par de 1 s. La tercera línea, ABC=011 tiene tres 1 s. Así, el mapa se rellena con 1 s en cualquier celda donde ABC es mayor que XXZ.

Al agrupar celdas, formar grupos con submapas adyacentes si es posible. Todos menos un grupo de 16 celdas involucra celdas de pares de submapas. Busque los siguientes grupos:

1 grupo de 16 celdas
2 grupos de 8 celdas
4 grupos de 4 celdas

El grupo de 16 celdas, AX' ocupa todo el submapa inferior derecho; sin embargo, no lo rodeamos en la figura anterior.

Un grupo de 8 celdas está compuesto por un grupo de 4 celdas en el submapa superior superponiendo a un grupo similar en el mapa inferior izquierdo. El segundo grupo de 8 celdas está compuesto por un grupo similar de 4 celdas en el submapa derecho superponiendo al mismo grupo de 4 celdas en el mapa inferior izquierdo.

Los cuatro grupos de 4 celdas se muestran en el mapa de Karnaugh anterior con los términos del producto asociados. Junto con los términos del producto para los dos grupos de 8 celdas y el grupo de 16 celdas, se muestra la reducción final de Suma-de-Productos, los siete términos. Contando los 1 s en el mapa, hay un total de 16+6+6=28 unos. Antes de la reducción de la lógica K-map habría habido 28 términos de producto en nuestra salida SOP, cada uno con 6 entradas. El mapa de Karnaugh arrojó siete términos de producto de cuatro o menos insumos. ¡Esto es realmente de lo que se tratan los mapas de Karnaugh!

No se muestra el diagrama de cableado. Sin embargo, aquí está la lista de piezas para el comparador de magnitud de 3 bits para ABC>XYZ usando 4 partes de la familia lógica TTL:

1 ea 7410 triple puerta NAND de 3 entradas AX', ABY', BX'Y'
2 ea 7420 doble puerta NAND de 4 entradas ABCZ', ACY'Z', BCX'Z', CX'Y'Z'
1 ea 7430 puerta NAND de 8 entradas para salida de 7-P-terminos

Revisar

Álgebra booleana, mapas de Karnaugh y CAD (Computer Aided Design) son métodos de simplificación lógica. El objetivo de la simplificación lógica es una solución de costo mínimo.
Una solución de costo mínimo es una reducción lógica válida con el número mínimo de puertas con el número mínimo de entradas.
Los diagramas de Venn nos permiten visualizar expresiones booleanas, facilitando la transición a los mapas de Karnaugh.
Las celdas del mapa de Karnaugh están organizadas en orden de código Gray para que podamos visualizar redundancia en expresiones booleanas lo que resulta en la simplificación.
Las expresiones más comunes de Suma-de-Productos (Suma de Minters) se implementan como puertas AND (productos) que alimentan una sola puerta OR (suma).
Las expresiones Suma-de-Productos (lógica AND-OR) son equivalentes a una implementación NAND-NAND. Todas las puertas AND y las puertas OR son reemplazadas por puertas NAND.
Con menos frecuencia, las expresiones Producto-de-sumas se implementan como puertas OR (sumas) que se alimentan en una sola puerta AND (producto). Las expresiones de producto de sumas se basan en los 0 s, maxterms, en un mapa de Karnaugh.